1.下载iverilog+gtkwave
2.编写如下模块test.v
`timescale 1ns/1ns
module test_clk;
reg clk;
initial clk = 0;
always
begin
#1000 clk = 1;
#2000 clk = 0;
#3000 $finish;
end
initial
begin
$dumpfile("test.dump");
$dumpvars(0, clk);
end
endmodule
3.cmd下
D:\>iverilog -o test test.v
D:\>vvp test
VCD info: dumpfile test.dump opened for output.
D:\>gtkwave test.dump
显示gtkwave
4.Append clk信号得到如下图
如此便完成了verilog模块编译与调试功能。
2011年7月29日 11:10
恩,这是个好东西!!!
2011年8月25日 23:34
@pingf: 是的，很好用的东西。比ISE毕竟要轻便的多。
2021年8月09日 15:22
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2021年9月15日 18:47
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